次のFADD命令はADDER側のリザベーションステーションのRA1エントリに格納される。ここでF2はBusyではないので値を読み出してRA1のOP2部に格納できるが、FDIVの結果を待っているF1は、Busyビットが"1"であり、値を読むことは出来ない。したがって、この場合はF1の ...

(VHDL, ModelSim, Xilinx) Simulated and synthesized a processor with a clock frequency of 25 MHz. Used Tomasulo algorithm to dynamically schedule instructions and execute them in out of program order ...