Verifying behavior early and often has become critical with FPGAs. Newer generations of FPGAs have gate counts that rival the largest custom ASICs of five years ago. This fact, coupled with the broad ...

HDL Verifier で Simulink から UVM コンポーネントとテストベンチを自動的に生成 MathWorks は本日、HDL VerifierでのUniversal Verification Methodology （UVM）のサポート提供について発表しました。サポート提供の対象は、現在利用可能なRelease 2019b以降からとなります。