教科書通りのDirect-Mapped Cache Controllerを設計してみる。Verilog-2001に書き直しただけです。 ここまで1時間もかからない。 私＋ChatGPTでは恐ろしいスピードで設計が進む。。 そうなると、人間側の脳の速度限界に達してしまうのよね。 これを以前設計したSDRAM ...