スタートしたJPEGエンコーダ設計シリーズ。DSLXコードはマルチサイクルのコードを自由自在に書くようにはまだ整備されていないようです。ここでVerilogの設計に乗り換えます。前回の記事まででアルゴリズムの確認は住んでいますので、クロックごとの ...
学生の時に設計してみたかったハードウェアJPEGエンコーダーを設計してみよう。使用言語はVerilog、Google DSLX、Pythonなど。 3モジュール並列に置き、並列動作させます。 設計言語はDSLXで各処理を記述した後にVerilogで全体を組み立て。 →BMPファイルをJPEG ...
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